国产一区二区三区视频精品人工智能研究院类脑智能芯片研究中心唐希源研究员课题组在国际集成电路设计领域顶级会议IEEE Custom Integrated Circuits Conference（CICC）上发表论文“”，发布了一种最新研制并实现的基于65nm CMOS工艺的电流型eDRAM模拟存内一体芯片，该创新工艺通过将模拟权重的编程与计算统一到电流域，大幅提高了模拟存算一体电流的计算精度与鲁棒性。
不断发展的础滨算法对边缘端硬件的算力与能效提出挑战。传统计算架构执行算法的瓶颈在于数据搬运功耗，即“存储墙”问题。为解决这一问题，将计算嵌入到存储单元中并在模拟域完成乘累加运算的模拟存算一体芯片被提出。模拟域存算一体芯片可以分为电流型设计、电荷型设计以及时间型设计。其中，电流型设计可以模拟计算因其高面积效率和高并行等特点，受到研究人员的青睐。
尽管近年不断有新型电流型存算一体芯片被提出， 然而电流型存算一体芯片的根本问题并未得到解决。目前的电流型模拟存算一体芯片受到晶体管非理想性的限制，无法在小电流下实现精确计算，因而存在着计算精度、能效瓶颈与鲁棒性多重挑战，其应用场景严重受限。
针对这一系列挑战，唐希源课题组从电流型模拟存算一体电路的误差产生机制入手，首次提出电流编程技术。如图1所示，该技术利用编程电流产生自校准的权重电压，实现多值模拟权重的高精度编程。同时，课题组提出电压-电流两步编程模数，利用编程电压进行快速初步写入并用编程电流完成精确写入，大幅提高了多比特权重编程速度。此外，课题组提出自偏置共源共栅读出结构，在无需额外偏置电路的情况下大幅增加了存储单元读出精度，降低了计算电流的对位线电压的敏感度。这叁项技术使得电流型多值模拟存算单元可以无需校准地工作在小于1耻础的计算电流下，突破了电流型存算一体电路的精度与能效瓶颈，并大幅提升其鲁棒性。
图1 所提出电流型存算一体设计的关键技术
基于上述创新设计，课题组研制了一款基于65nm CMOS工艺的电流型eDRAM模拟存内一体芯片（图2），并对芯片进行了性能测试与汇报。在4-b输入/4-b权重/5-b输出精度的情况下，16Kb容量的原型芯片实现了233~304 TOPS/W的计算能效与2.963 TOPS/mm2的单位面积算力，达到电流型存算一体芯片中的国际领先水平。该创新通过将模拟权重的编程与计算统一到电流域，大幅提高了模拟存算一体电流的计算精度与鲁棒性。
图2 电流编程存算一体芯片显微照片
国产一区二区三区视频精品博士后宋嘉豪为第一作者，唐希源与王源教授为通讯作者。